先端実装分野における世界最大の国際学会IEEE 74th ECTCにて「Best Interactive Presentation Award」を受賞
株式会社アルバックは、2024年5月28日（火）から31日（金）にコロラド州デンバーで開催されたThe IEEE 74th Electronic Components and Technology Conference(ECTC)＊1において、「A novel plasma etching technology of RIE-lag free TSV and dicing processes for 3D chiplets interconnect」と題して発表し、「Best Interactive Presentation Award」を受賞しました。この賞は、全391件(講演252件+ポスター139件)の一般講演の中から、学術・技術的に優れた講演発表および発表論文であると認められた発表に贈られる4つの賞のうちの一つです。
表彰式は、2025年5月28日に開催されたIEEE 75th ECTCにて執り行われました。
受賞内容と技術の詳細
当社が発表した「A novel plasma etching technology of RIE-lag free TSV and dicing processes for 3D chiplets interconnect」では、当社独自の2周波ICP（Inductively-coupled plasma, 誘導結合プラズマ）という新技術を用いて、高アスペクト比かつ滑らかな側壁を持つTSV（Through Silicon Via, シリコン貫通電極）の製造技術やプラズマダイシング技術、Dual TSVプロセスと名付けた新しい加工技術を開発しました。この成果が高く評価され、受賞につながりました。この技術により、シリコン加工の製造プロセスがこれまで以上に幅広い条件で活用できるようになり、次世代の3Dチップレット集積技術＊2への応用が大いに期待されています。
「2周波ICP」技術は、異なる周波数のRF（高周波電流）を同じ空間に作用させることで、特殊な誘導結合プラズマ（ICP）を生成する技術です。この特殊なプラズマを使ったエッチング装置を利用することで、シリコンのドライエッチング加工において、従来の方法では難しかった新しい加工プロセスを実現し、次世代の3Dチップレット集積技術に欠かせない重要な役割を果たします。この技術を活用することで、従来のTSV形成プロセスであるBosch（ボッシュ）法で問題となっていた「Scallop（スキャロップ）」と呼ばれる側壁の段差を解消しました。その結果、これまでにないレベルの滑らかな側壁形状を実現し、アスペクト比（直径と深さの比）11という高精度な加工が可能になりました。さらに、プラズマダイシングにも応用することで、非常に滑らかな側壁を持つダイシング加工を実現しました。この成果により、従来の加工方法を改善する新しい提案を行いました。
Dual TSVプロセスは、2周波ICP技術を活用して実現した新しい工法です。この技術では、成膜とエッチングを繰り返す「サイクルエッチング」に2周波ICPを適用することで、特殊なプラズマによって成膜される膜の付きまわりを調整できます。この性質の変化を利用することで、異なる直径のTSVを同時に同じ深さまで加工するという、従来にはないDual TSVプロセスを提案しました。
今後の展望
近年、AI技術の普及に伴い、全世界で処理されるデータ量が急増しており、それに比例して消費エネルギーも増加しています。このため、データセンター向けのCPUやHBM（高帯域幅メモリ）の処理能力向上と省エネルギー化が急務となっています。今回の技術は、これらのデバイスの高性能化と高効率化を支える重要な技術として注目されており、産業界での幅広い応用が期待されています。今回の受賞を契機に、当社は国内外のメーカーとの技術交流をさらに深め、技術の実用化を加速させていきます。また、顧客のニーズに応えるため、技術の高度化・多様化・省エネルギー化を目指し、半導体業界全体の発展に貢献する技術革新を継続的に推進していく所存です。
*1 The IEEE Electronic Components and Technology Conference (ECTC)
エレクトロニクス実装技術の分野において世界最大の学術会議であり、実装技術に関する最新の研究成果を共有する非常に重要な会議です。2024年で74回目の開催を迎えた本会議では、3D・チップレット集積、光電融合、信頼性評価、量子コンピューティング、AI、ヘルスケア、ウェアラブルデバイスなど、合計36の分野で発表が行われ、多くの国の最先端の研究者が集い、活発な議論が交わされました。
*2 3Dチップレット集積技術
異なるプロセスで製造された複数の半導体チップ（チップレット）を、最適な組み合わせで配置・積層・接続するパッケージング技術です。従来の2Dパッケージング技術と比較して、高密度化を実現できるため、ゴードン・ムーア氏が提唱したムーアの法則に基づく集積回路の進化をさらに加速させる技術として注目されています。この技術により、各チップの機能を最大限に活かしながら、高性能かつ低消費電力のシステムを構築することが可能となります。特に、次世代のプロセッサやAI・データセンター向けの高性能コンピューティングにおいて、その可能性が大いに期待されています。
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